摘要：SK海力士在FMS 2026展示仍处于开发阶段的375层V10 4D NAND及样品，并计划于2027年上半年量产基于该介质的高性能eSSD。
在FMS 2026上，SK海力士首次公开展示了仍处于开发阶段的第十代V10 4D NAND晶圆及相关样品：**375层、单颗1Tb TLC、相较上一代每瓦性能提高2.5倍，并首次在该公司的NAND产品中采用晶圆键合。**公司计划以这代介质开发面向AI数据中心的高性能、大容量企业级SSD，并在2027年上半年开始量产相关eSSD。这里的量产计划指基于375层NAND的eSSD，不能表述为V10产品已经量产或出货。
这组信息容易被简化成“闪存又多堆了54层”。但从321层V9到375层V10，真正重要的变化并不是层数排行榜，而是工艺集成方法和产品定位同时改变：一方面，SK海力士开始把存储单元阵列和外围逻辑分开制造、再进行晶圆级连接；另一方面，它不再只把NAND放在SSD这一传统存储层，而是与HBF、高容量eSSD、CXL内存和软件调度共同纳入“分层内存”架构。
这意味着AI基础设施的存储竞争，正从单颗芯片的容量、顺序读写速度，转向如何以最低的数据搬运成本，把HBM、DRAM、NAND和SSD组织成一个系统。
375层意味着什么：3D NAND并非把楼层简单往上加
3D NAND通过垂直堆叠字线和存储单元，提高单位晶圆面积上的比特数。理论上，层数越高，同一平面面积可容纳的数据越多；现实中，每增加一批层，都同时抬高薄膜沉积、刻蚀、应力控制、量测和良率难度。
最关键的工序之一是通道孔刻蚀。厂商需要在由氧化物、氮化物等材料交替形成的厚堆栈中，刻出大量极深、极窄且上下尺寸尽可能一致的孔，再在孔内形成垂直沟道和存储结构。随着堆栈增高，孔的深宽比迅速上升，等离子体和反应物更难抵达孔底，副产物也更难排出，容易出现底部未刻穿、孔壁弯曲、扭转、顶部与底部尺寸差异等问题。
这些缺陷并不只是外观不整齐。孔径变化会改变不同层单元的电学特性，偏斜可能导致相邻结构干扰，未刻穿则直接造成坏块。堆栈更厚还会增加晶圆翘曲和薄膜应力，字线台阶区随层数增长而扩大，接触孔的深度和填充难度也随之上升。厂商因此常把高层数拆成多个“deck”分别形成，再精确衔接；但多段堆叠会增加对准步骤、工艺周期和缺陷机会。
所以，375层不等于完成375次重复沉积那么简单。它考验的是高深宽比刻蚀设备、沉积均匀性、关键尺寸量测、缺陷检测、应力材料和整套制程控制。层数只有在良率、接口速度、功耗和每比特成本同时可接受时才有商业价值。
SK海力士本次展示的是1Tb TLC产品。TLC每个存储单元保存3比特，必须区分8个电荷状态，容量效率高于SLC和MLC，但编程、读取、纠错和耐久性管理更复杂。1Tb指单颗NAND die的原始容量等级，并不等于一个SSD的最终可用容量；控制器、冗余空间、坏块管理和纠错都会影响成品容量与寿命。
官方还展示了“375层1Tb TLC 154B 32DP”，称其为首款支持双通道32芯片封装的TLC产品。32-die package是在单个封装中堆叠32颗NAND die，双通道则为控制器与封装内部芯片之间提供两条独立通信路径。它的意义是以有限PCB面积提供更高容量和并行度，适合高密度eSSD，但也会把薄片化、堆叠精度、封装翘曲、散热、键合和测试筛选推向更高要求。另一款1Tb TLC 334B QDP封装尺寸为13.5×12.5毫米，小于官方用作对比的传统四通道14×18毫米封装，体现的也是服务器内部“每平方毫米容量”的竞争。
层数、单颗容量与封装堆叠必须一起理解。提高层数解决的是单位芯片面积可制造多少存储单元；TLC解决的是每个单元保存多少比特；32-die封装解决的是一块电路板上可以集中多少颗芯片。三个维度相乘，才形成高容量SSD。但它们也会叠加风险：TLC电压窗口更窄，需要更强纠错；die更多意味着任一薄片、键合点或通道异常都可能影响封装良率；容量提高又会拉长整盘重建和故障恢复时间。因此，企业级产品不能只用TB数评价，还要考察不可纠正误码率、介质耐久、服务质量稳定性和故障域设计。
此外，NAND读写并非像DRAM那样按字节直接覆盖。数据以页为单位编程、以更大的块为单位擦除，控制器必须进行垃圾回收、磨损均衡和地址映射。AI数据管道若持续写入小对象或频繁更新缓存，可能造成写放大，让主机写入一份数据却在介质内部搬运多份数据。V10能效优势最终能否体现到系统端，也取决于控制器和软件是否让并行度、请求粒度与NAND内部组织相匹配。
为什么要晶圆键合：让阵列与逻辑各自使用合适工艺
传统3D NAND需要把存储阵列与页缓冲、解码、I/O等外围CMOS逻辑集成在同一颗芯片中。较早设计会把外围电路放在阵列旁边，浪费平面面积；后来的CuA、PUC或“4D NAND”等路线把外围电路放到阵列下方，提高面积利用率。SK海力士此前的4D NAND核心特征正是PUC，即Periphery Under Cell。
但“放在阵列下面”不只有一种制造方法。V10的关键是：存储阵列和外围逻辑先在不同晶圆上分别加工，之后再进行晶圆级键合和电连接。官方将其称为SK海力士首款采用wafer bonding的NAND产品。
这样做有三方面价值。
第一，解除工艺耦合。NAND阵列需要反复进行高温沉积、刻蚀和材料处理，外围逻辑则希望采用更适合高速I/O和低功耗的CMOS工艺。如果两者在同一晶圆上顺序制造，逻辑设计和热预算必须迁就阵列制程。分开制造后，阵列晶圆可以专注于垂直存储结构，逻辑晶圆可以采用更适合性能的节点和器件，再通过高密度互连结合。
第二，提高有效面积和并行接口能力。外围逻辑不再与阵列争夺横向面积，并可在阵列下方形成更灵活的页缓冲和数据通路。对于AI数据中心，NAND价值不只是存得多，还要让更多die并行工作、减少控制器等待，从而提高IOPS、带宽和每瓦吞吐。
第三，提高产品组合灵活性。在理想情况下，同类阵列可与不同逻辑设计组合，为eSSD、客户端、移动或特定AI负载优化接口和功能。不过，晶圆键合绝非免费收益：两片晶圆都会贡献缺陷，键合对准、界面洁净度、金属互连可靠性、晶圆翘曲和已知良品匹配都会影响综合良率；它还增加一片逻辑晶圆和额外加工步骤。最终能否降低每比特成本，取决于密度、性能溢价和量产良率能否覆盖新增成本。
从技术族谱看，SK海力士V10与三星公开的BV-NAND、长江存储Xtacking有共同方向：都将存储阵列和外围逻辑分开制造后连接，目标都是打破阵列制程与逻辑制程的相互牵制。差别在于各家公司具体的阵列结构、键合界面、互连密度、逻辑布局、堆栈方式和量产经验属于各自实现，不能因为都叫晶圆键合，就认定工艺细节或性能完全相同。
长江存储公开资料显示，Xtacking早在2018年就提出将外围电路和存储阵列置于两片晶圆，并通过大量金属垂直互连一次连接。三星则以BV-NAND描述其键合型V-NAND路线。SK海力士此次进入这一方向，说明晶圆键合正从个别厂商的差异化架构，逐渐成为超高层3D NAND的重要竞争选项。但在缺乏完整剖面分析和量产数据前，不宜武断比较三者具体代际优劣。
2.5倍每瓦性能：比“快2.5倍”更需要谨慎理解
SK海力士官方表述是V10 375层4D NAND相较上一代实现2.5倍performance per watt。这是单位功耗下的性能提升，并不等于所有读取、写入或随机IO速度都统一提高2.5倍，也不代表使用该介质的整盘SSD能效必然提升相同比例。
NAND芯片只是eSSD系统的一部分。成品表现还取决于控制器通道数、固件、纠错、缓存、PCIe接口、散热、过量预留和负载类型。AI数据中心关注的不只是峰值顺序带宽，更关心持续写入、尾延迟、随机读取、掉电保护、耐久度、故障隔离以及在高密度机柜中的功耗与温度。
官方计划在2027年上半年开始量产基于375层NAND的高性能eSSD，并与客户共同开发IOPS优化、高带宽和Adaptive Media Storage等功能。这里必须注意时间边界：FMS 2026展示的是开发中的晶圆和产品样品，不是已经大规模出货的V10 eSSD；量产计划也仍可能受客户验证、控制器匹配和良率爬坡影响。
V10不是孤立产品：HBF要在HBM与SSD之间增加一层
SK海力士在同一届FMS上更大的叙事是Tiered Memory。AI训练阶段强调HBM带宽，而大规模推理、长上下文和智能体工作流会持续产生模型权重、KV Cache、向量索引、检索语料、中间状态和多模态数据。全部放在HBM中成本过高、容量不够；放到普通SSD中又可能因带宽和时延形成瓶颈。
HBF（High Bandwidth Flash）就是试图填补HBM/DRAM与SSD之间的空档。SK海力士与Sandisk公布的首版开放规格，设计了8层和16层NAND堆叠，最高容量512GB；带宽分为三个等级，约从0.4TB/s到3.0TB/s。HBF通过类似HBM的垂直集成思路追求高并行带宽，以NAND换取远大于HBM的容量，并采用UCIe作为连接处理器的标准接口。
UCIe是面向chiplet的开放互连标准，使HBF有机会与GPU、CPU或其他加速器以标准化方式集成，而不是被锁定为某一家处理器的专有附件；TSV则负责在多层NAND die之间建立短距离垂直连接，降低传统封装走线的距离和功耗。两者解决的层次不同：TSV主要负责堆叠内部的垂直互连，UCIe负责HBF模块与计算芯粒或系统侧的高速连接。
但HBF不是“容量更大的HBM”。NAND具有擦写粒度、写入耐久、介质管理和更高访问时延等固有特性，必须依靠控制器、缓存、磨损均衡和软件数据放置才能发挥价值。它更适合保存容量巨大、访问具有局部性、允许分层迁移的数据，而不是无条件替代GPU正在高频访问的HBM工作集。
HBF的商业难点同样不可忽视。它需要多层die、TSV、逻辑底座和先进封装，成本必然高于普通SSD；若软件不能识别数据冷热，昂贵带宽可能长期闲置。反过来，如果把原本必须配置在HBM中的低复用数据迁移到HBF，释放出的HBM容量可以容纳更多并发请求或更大的活跃工作集，系统总成本仍可能下降。衡量HBF不能只看每GB价格，而要比较它能否减少GPU等待、降低服务器数量，并提高每机柜token吞吐。
因此，V10 NAND、HBF和eSSD构成三个不同位置：HBF尽量靠近处理器，承接高带宽的大容量热/温数据；eSSD负责更大规模、成本更低的温/冷数据；375层NAND则为两类产品提供密度和能效基础。再配合CXL扩展内存、KV Cache池化、预取和分层软件，系统才能决定哪些数据留在HBM，哪些下沉到DRAM、HBF或SSD。
AI数据中心真正昂贵的是数据移动
在AI系统中，运算单元不工作时也可能耗电，但大规模数据在不同存储层之间反复搬运，往往带来更显著的时延和能耗。模型权重无法完全驻留高速内存时，需要不断读取；长上下文使KV Cache增长；智能体并发会让大量会话状态同时存在。如果分层策略失误，即使SSD容量充足，GPU仍会因等待数据而闲置，昂贵算力转化不成token吞吐。
这也是SK海力士强调“整体架构效率”而不是单颗存储跑分的原因。未来竞争指标将包括：每瓦可提供多少有效推理吞吐，每美元可容纳多少上下文状态，冷热数据迁移是否命中，介质写放大和寿命是否可控，以及硬件、控制器、操作系统和推理框架能否联合调度。
对中国存储产业的四点启示
第一，国内NAND竞争不能只追层数。高深宽比刻蚀、薄膜沉积、晶圆键合、界面检测和良率控制共同决定产品成本。设备与材料企业应围绕深孔刻蚀、低缺陷沉积、晶圆减薄、键合前清洗、对准量测和混合键合形成协同，而不是把机会理解成单一设备替代。
第二，晶圆键合会模糊前道和先进封装边界。它在晶圆级完成阵列与逻辑的高密度连接，既需要晶圆制造能力，也需要封装领域的键合、互连和可靠性经验。国内封测企业若只停留在成品die封装，将难以分享核心价值；更重要的是进入晶圆级键合、超薄晶圆处理和堆叠测试环节。
第三，长江存储Xtacking说明中国企业并非只能跟随这一架构方向，但已有先发不等于系统领先。下一阶段要比较的不是“是否会键合”，而是逻辑节点、接口速度、综合良率、每比特成本、控制器生态和eSSD客户验证能力。
第四，数据中心企业应提前建设分层数据管理能力。HBF是否快速普及仍有不确定性，但HBM不可能无限扩容、SSD也无法独立承担所有热数据访问，这个矛盾是确定的。云厂商、推理平台和数据库企业需要从现在开始测量数据温度、KV Cache复用、预取命中、写放大和介质寿命，让软件能够利用未来的HBF、CXL内存和新型eSSD，而不是等硬件上市后再被动适配。
SK海力士V10最值得关注的结论，因而不是“375层打败多少层”。它表明NAND继续向上堆叠时，工艺架构必须改变；而AI推理继续扩大时，存储系统也必须从单层设备转向多层协同。未来的赢家未必是拥有最快单颗芯片的公司，而更可能是能够把阵列、逻辑、键合、控制器、互连和软件调度组织成完整系统的企业。
参考资料
- SK hynix Newsroom, SK hynix Unveils First HBF Standard Specifications with Sandisk, Presenting AI Memory Solutions at FMS 2026: https://news.skhynix.com/en/hbf-at-fms-2026/
- SK hynix Newsroom, The Next-Generation Memory Architecture in the AI Era? SK hynix Charts the Direction at FMS 2026: https://news.skhynix.com/en/fms-2026/
- YMTC, About Xtacking: https://www.ymtc.com/en/technicalintroduction.html
- TechInsights, YMTC is China’s First Mass Producer of 3D NAND Flash Memory Chips: https://www.techinsights.com/blog/ymtc-chinas-first-mass-producer-3d-nand-flash-memory-chips
- Applied Materials, 3D NAND: https://www.appliedmaterials.com/us/en/semiconductor/markets-and-inflections/memory/3d-nand.html
- Semiconductor Engineering, 3D NAND: Challenges Beyond 96-Layer Memory Arrays: https://semiengineering.com/3d-nand-challenges-beyond-96-layer-memory-arrays/